后纳米级晶体管时代来临？一场“用尽元素周期表”的战争

芯器械 12 月 24 日报道，跟着芯片制程演进更加艰苦，晶体管微缩正面对物理极限的天花板。但英特尔、东京电子等芯片提供链巨擘已将制程门路图推动到埃米一级（1 Å=0.1nm=10^-10 m），甚至决策在原子级别上构建新的晶体管。

今年以来，台积电、英特尔、三星等半导体巨擘都在晶体管布局和二维半导体质料平台公布了重量级的钻研功效，谁也不愿掉队敌手一步。台积电在 5 月份方才公布用半金属铋办理二维半导体质料高电阻疑问的钻研，英特尔就在方才收场的 IEEE 国外电子器件会议（International Electron Devices Meeting，IEDM）上公布了基于另外两种半金属的二维半导体质料钻研。

别的，英特尔、三星和 IBM 也在 IEDM 这一顶级半导体、电子论坛上刊登了新的晶体管钻研进展。跟着芯片制程的接续演进，谁能先敌手一步实现晶体管微缩，谁就能掌握来日芯片甚至科技平台的话语权，这场角逐甚至大概决意谁是来日十年的芯片霸主。

芯器械将经历今年非常新的晶体管布局和二维半导体质料钻研进展，揭发在埃米级别的晶体管布局，发现这场凝集人类技术结晶的角逐。

01.从平面到立体，英特尔实现 55nm 栅极间距自瞄准 3D 晶体管

晶体管作为芯片中非常根基的单位，其布局革命连续是芯片制程演进的紧张偏向。作为此前的芯片霸主，英特尔连续在探索非常新的芯片制程。

在英特尔里面，有一个名为英特尔组件钻研的部分专一于前沿研发，该团队被称作“英特尔技术研发部分中的钻研团队”，也是今年在 IEDM 会议上英特尔论文的作者。

今年 IEDM 英特尔在硅基 3D 堆叠的 RibbonFET 晶体管布局和依序堆叠的 CFET 晶体管布局上都获得了钻研进展，为了利便明白，英特尔给出了一个相对详细的演进历程。

自 2011 年 FinFET 布局被推出以来，晶体管布局就从平面渐渐走向了 3 维，这也是行业中普遍接纳的一种方案。

▲ 传统的平面晶体管布局（左）和 FinFET 晶体管布局（右）（图片来源：英特尔）

今年 7 月，英特尔公布了本人的 RibbonFET 晶体管布局以及新的制程定名方案。RibbonFET 是英特尔对 Gate All Around（GAA，全环抱栅极）晶体管的实现，决策被用于英特尔 20A 节点上。

▲ RibbonFET 晶体管布局（图片来源：英特尔）

固然今年英特尔才正式公布了 RibbonFET 晶体管布局，但实在英特尔早已首先探索和钻研将 PMOS 和 NMOS 两极垂直堆叠的晶体管布局，这种布局使晶体管面积收缩了一半。

普通来说，实现 3D 堆叠的方法有两种。一种是依序（sequential），即先把底下一层做好，在做上一层实现堆叠布局；其次种是自瞄准（Self-aligned），能够干脆在一片晶圆上同时进行两层晶体管的制造。

自瞄准相比依序技巧，实在现难度更高、工序加倍复杂，但是应用这种技巧大范围制造的晶体管制造时间和老本更低。

早在 今年 年，英特尔就公布了一篇将硅基 PMOS 堆叠在氮化镓 NMOS 的钻研。同时，英特尔还推出了一种将锗基（Ge）RibbonFET PMOS 依序堆叠在了硅基 FinFET NOMS 上的 CFET（互补场效应晶体管）布局。

▲ 英特尔 今年 年公布的两种晶体管布局（图片来源：英特尔）

2020 年，英特尔实现了 3D 堆叠的 multi-RibbonFET 硅晶体管，并且这是接纳了自瞄准的工艺，这代表英特尔不消先后制作高低片面进行封装，而是同时堆叠制造高低晶体管，削减了制作工序、时间和老本。

▲ 接纳自瞄准技术的 3D 堆叠 multi-RibbonFET 硅晶体管（图片来源：英特尔）

今年的 IEDM 上，英特尔再次刊登了相关硅基 3D 堆叠的 RibbonFET 晶体管布局和依序堆叠的 CFET 晶体管布局钻研。此中，英特尔依序实现的 CFET 晶体管到达了“创纪录”的性能，而自瞄准 multi-RibbonFET 硅晶体管实现了 55nm 的栅极间距。

英特尔称，这种 3D 堆叠实现了 30%-50% 的面积晋升。英特尔制造、提供链和营运团体副总裁兼计谋计划部联席总司理卢东晖曾感伤，为了实现晶体管微缩，各个公司的确用尽了元素周期表上的元素，许多新质料就连本人如许的质料学博士也没有触碰过。

▲ 英特尔划分用依序和自瞄准实现的技术突破（图片来源：英特尔）

02. 东京电子门路图直指 0.7nm，IBM、三星团结公布新晶体管布局

除了英特尔，台积电、三星、IMEC（比利时微电子钻研中间）、IBM 等厂家和科研机构都在研发新的晶体管布局。

今年 年，IMEC 初次公示提出 Forksheet 器件布局用来微缩 SRAM，今年 年 IMEC 又将这一器件布局用在逻辑芯片规范单位中。仿真后果表现，Forksheet 已比传统纳米片有 10% 的速率增益。

凭据东京电子今年 10 月公布的逻辑芯片门路图来看，这种 Forksheet 器件布局将用于 1.4nm 节点上，其芯片密度将是 2nm 的 1.65 倍。

▲ 东京电子从 FinFET 到其次代 CFET 的逻辑芯片门路图（图片来源：东京电子）

今年的 IEDM 会议上，IBM 和三星配合揭露了一种新的垂直晶体管架构 VTFET。

因为 FinFET 晶体管性能受到紧张的缩放限制，VTFET 则连结了优越的静电和寄生参数，在一致功率下 VTFET 晶体管提供了缩放 FinFET 晶体管 2 倍的性能，而在等效频率下，VTFET 能够节减 85% 的功率。

IBM 称，这种新的晶体管布局能够使半导体器件连接微缩、晋升手机应用时间、低落加密采矿等动力密集型流程功耗，以及使物联网和边沿装备能够在更多样的情况中运转等。

▲ IBM / 三星的 VTFET 晶体管布局和 FinFET 晶体管布局比拟（图片来源：IBM）

03. 台积电领先突破高电阻难题，英特尔制备技巧兼容目前产线

除了晶体管布局，新质料是连结制程演进的另一环节成分。目前晶体管中电通畅道往往接纳硅基质料，但是硅基质料的疑问在于接续微缩后会发现量子效应，难以适合于更小的晶体管中。

相比硅基质料，二维半导体质料生成具备实现先进制程的后劲。目前，较有代表性的二维半导体质料是过渡金属硫化物（TMD），如二硫化钨（WuS2）、二硫化钼（MoS2）等。

▲ r-TMD 薄膜的布局（图片来源：Nature）

而二维半导体质料应用面对的非常大停滞是其怪异布局带来的高电阻、低电流困难以及怎样兼容目前工艺流程进行大范围批量制造等疑问。

今年 5 月份，台积电、中国台湾大学和麻省理工学院团结在 Nature 上刊登了用半金属铋作为触碰电极的钻研，在单层 MOS2 上实现了 123 微欧姆米的触碰电阻率和 1135μA/μm 的电流密度，实现了在电阻率和电流密度上的突破。这使二维半导体尺寸希望靠近量子极限，成为 1nm 制程的环节技术突破。

▲ 具备单层半导体（MoS2）的二维场效应晶体管道理图（图片来源：Nature）

英特尔在二维半导体质料的钻研上也不甘掉队，在今年的 IEDM 会议上，其公布了接纳锑（Sb）和钌（Ru）用作 NOMS 和 PMOS 触碰电极的钻研。凭借该钻研，英特尔将晶体管通道从 FinFET 布局的 15nm 缩短到了 5nm。

英特尔还制作了四种 TMD 薄膜，划分是 MoS2、WS2、WSe2 和 MoSe2，以测试这些二维半导体质料的性能。非常紧张的是这四种二维半导体质料薄膜都是在 BEOL（后道工序）情况中发展的，其发展温度从 300°C 到 1000°C，与目前的大范围制造技巧兼容。

▲ 英特尔二维半导体薄膜（来源：IEEE）

04. 结语：先进制程带来更优老本、良率，来日角逐将更加猛烈

跟着晶体管布局从 FinFET 到 CFET，固然不同厂家的方案不同，但整体来说晶体管布局越来越立体，并进行 3D 堆叠以节减芯片面积；质料则慢慢变为二维，以连结微缩。

但是就像英特尔卢东晖说得那样，产业制造中非常紧张的疑问并不是有无，而是怎样让新技术非常大程度兼容现有的产线装备，实现良率和老本的非常优解。

反过来，制程工艺的迭代也会带来老本和良率上的晋级，所以只管芯片制程的演进确凿越来越困难，但人们对于更高性能、更低老本的追求不会改变。能够预见，在来日，先进制程的角逐将更加猛烈。