PCIe 6.0 首批芯片设计套件发布，可供开发者使用

11 月 5 日消息，在 PCI SIG 公布 PCIe 6.0 标准终极草案几周后，Cadence 推出了业界首批经由考证的 IP 封装之一，使芯片开辟职员能够或许在他们的计划中完成 PCIe 6.0 支撑并对其举行测试。

该 IP 现已上市，早期应用者能够或许在 2022 年至 2023 年的芯片中增加对 PCIe 6.0 的支撑。

“早期接纳者曾经首先索求新的 PCIe 6.0 标准，我们等候看到他们通过台积电和 Cadence 技术获得积极功效，”Cadence 公司副总裁兼 IP 团体总司理 Sanjive Agarwala 在一份申明中显露。

Cadence 的 PCIe 6.0 IP 包括一个控制器和一个基于 DSP 的 PHY（物理接口）。该控制器接纳无数据包处分架构，在 x16 建设中支撑高达 1024 位宽的数据路径，并支撑 PCIe 6.0 的全部环节特征，比方高达 64 GT/s 的数据传输速度（双向）、四级脉冲幅度调制 (PAM4) 灯号、低耽误前向纠错 (FEC)、FLIT 模式和 L0p 功率状况。

中文国际打听到，该 IP 专为台积电的 N5 节点计划，可供种种 AI/ML/HPC 加速器、图形处分器、SSD 控制器和其余需求支撑 PCIe 6.0 的高带宽 ASIC 的开辟职员应用。

除了 IP 封装外，Cadence 还供应了应用 N5 完成的 PCIe 6.0 测试芯片，旨在测试全部数据速度下 PCIe 6.0 完成的灯号完整性和机能。

该芯片包括一个 PAM4/NRZ 双模发射器，可包管供应至上灯号完整性、对称性和线性度以及低发抖，以及一个能够蒙受 64GT/s 时超过 35dB 的灯号毁伤和通道消耗的汲取器，以供应复杂的数据恢复功效。