台积电5纳米吊打英特尔10纳米？别纠结了，这只是“数字游戏”

北京时间 9 月 16 日，苹果在秋季初次场新品公布会上推出了自家新一代旗舰芯片 A14 Bionic，接纳了台积电的 5nm 制程工艺。

而就在不久以前的 9 月 3 日破晓，英特尔推出了 11 代挪动酷睿处理器，接纳的仍旧是 10nm 工艺，并且还用了 SuperFin 技术来改进上一代 10nm 的不及。

若只从制程工艺推动的情况来看，英特尔曾经掉队台积电两代。

回想 2014 年英特尔推出首款 14nm 处理器的时分，台积电还停顿在 20nm。只是朋友们都没想到英特尔在 14nm 节点上停顿了 5 年，直到 今年 年他们才推出 10nm 的处理器。

在这 5 年时间里，台积电青出于蓝，当今曾经在工艺上领先了英特尔，来岁他们就要上马 3nm 了，而英特尔大约率还会在 10nm 上停顿。

看到这里，中文国外小同伴们大约要问，曾经领先的芯片巨擘英特尔，当今怎么就干但是台积电了？

进而就会引出少许疑问，比方：英特尔条记本处理器上的 x 纳米和咱们手机上的 x 纳米是一回事吗？这 “x 纳米”究竟代表甚么意义？

今天中文国外就和朋友们一路打听一番。

一、究竟甚么是芯片的制程工艺？

倒着推，咱们开始要晓得朋友们时常挂在嘴边的 “x 纳米”、“x 纳米”究竟是甚么。

这个话题讲细了，得波及到半导体晶体管层面了。

朋友们在阅读底下的内容前，一定先要看上头这篇文章的说明，因为相互慎密相连。

“PN 结”是生产晶体管要行使的根基特征，而晶体管和咱们说的 “x 纳米”慎密关联。

晶体管的品种有许多，详细内容相配复杂。为了利便朋友们明白，这里咱们只抽取根基的道理来说明。

在上头这篇文章中咱们讲到，“PN 结”造成时，咱们能够经历外置电压来掌握电流的通断。

咱们以一个 NPN 半导体三极管为例。

它是用两个 N 型半导体夹住一个 P 型半导体，相配于将两个 PN 结拼起来，鲜明这时分整体是不导电的。

并且，因为这两个 PN 结的内建电场是相反的，因此无论咱们对整体施加正向或是反向的电压，都只能买通此中一个 PN 结，无法让整体导电。

那怎样让整体导电呢？谜底是需求再增加一个电压。

比方咱们在左边的 PN 结中引入电源，此中左边的 N 型半导体施加负电压，P 型半导体施加正电压。

这时反向的外置电场就会买通左边的 “PN 结”，让解放电子从 N 流向 P。

此中有少许电子会沿着电源正极流向负极，然后回到 N，云云轮回。

与此同时，在整体上，咱们也施加电源，此中左边的 N 型半导体施加负电压，右侧的 N 型半导体施加正电压，

这时分，适才从 N 到 P 的电子有非常大一片面会在电场力好处下跨过 P，到达 N，然后从电源正极流向负极，回到左边的 N。

这时分，整体就导电了。

上头的说明大约有些绕，朋友们能够辅助底下这张动图来看：

调整初次个电源的电压，就能够对整体电流起到放大或掌握通断的结果。

这即是晶体督工作的根基道理。

打听了这些，咱们就来看看当今常用的 MOSFET（金属 - 氧化物半导体场效应晶体管）是怎样的。

底下是一种 NMOSFET 的横截面图示：

它由一块 P 型半导体做衬底，然后在衬底摆布双方挖两个沟，“塞进”N 型半导体，组成了 “NPN”的布局，和咱们适才讲的同样。

左边的 N 型半导体上有一个电极，咱们叫它 “源极（Source）”，右侧的 N 型半导体上也有一个电极，叫做 “漏极（Drain）”，两者中心另有一个电极，叫 “栅极（Gate）”。

咱们的指标是让电子从源极进来，经由中心的 P 型半导体，从漏极出来。

能出来，说明晶体管通电，代表 “1”；

出不来，说明晶体管断电，代表 “0”。

咱们当今在源极加上负电压，漏极加上正电压，试图让晶体管通电。

但是，经历适才的说明咱们晓得，因为 “PN 结”的存在，电子是不能够经由 P 型半导体抵达漏极的。也即是没法通电。

怎么办呢？

咱们就在中心的栅极上加一个正电压。

参照适才那个例子，这时分，电子就能穿过 P 型半导体，到达漏极了，也即是半导体通电了。

关掉栅极上的电压，就又断电了。

能够看到，这个栅极非常紧张，它起到掌握晶体管通电和断电的紧张好处。

环节来了：这个栅极的宽度，实在即是咱们所说的芯片的制程工艺。

它的宽度为 14nm，就评释这个芯片的制程为 14nm，它的宽度为 5nm，辣么这个芯片的制程即是 5nm。

当栅极的宽度越窄，晶体管也就能够做得越小，晶体管越小，单元面积就能放下更多晶体管，芯片的性能就越强。

但是呢，这个栅极宽度并不能够做得无尽窄，因为栅极变窄的同时，源极和漏极的间隔也在变近，当间隔近到一定程度时，就会产生相互走电的疑问。

当栅极宽度小于 20nm 的时分，走电率就会急剧增加；大约小于 7nm 的时分，就会产生量子隧穿效应，造成晶体管的特征难以掌握。

量子隧穿的事咱们先不谈，先说初次个走电率的疑问，怎么办理的呢？半导体行业给出的方案是革新晶体管的布局，接纳 3D FinFET。

3D FinFET 实在就上把晶体管的源极和漏极从平面的改成立体的，竖了起来，然后栅极做成三面环抱源极和漏极的样子。

全部布局有点像鱼鳍，因此也叫鳍型 MOSFET。

这么做的好处是在宽度收缩的同时增加了栅极的触碰面积，从而增强对电流的掌握。

这个方案在后续接续改进中连续撑到今天，固然，跟着工艺连续收缩，科学家也在测试新的办理方案，这里就不提了。

两英特尔干但是台积电和三星？并不是

打听到这里，相信朋友们对半导体的制程工艺曾经有了更深入的分解。

但实在，制程工艺，也即是所谓的栅极线宽，并不是影响芯片性能唯独紧张的成分。

晶体管要做小，芯片性能要进步，并不是只有把栅极宽度做窄就够了。

咱们再想想，晶体管是甚么？在数字芯片里，即是一个个的小开关，掌握着 “0”、“1”的灯号，如许的小开关越多，单元时间里就能做更屡次的运算，性能也就越高。

因此咱们把晶体管做小的目标，即是要在单元面积里塞进更多的晶体管，换句话说即是进步晶体管的密度。

这也是英特尔和台积电、三星们的不同地点。

实在咱们连续说 “制程工艺即是栅极的宽度”，这只是一个定义，表面上是如许罢了。

现实上，在节点技术接续推动的过程中，制程工艺的数字曾经和栅极的现实宽度逐渐偏离了，只是这个偏离度相对细小。

说白了，即是栅极现实宽度越来越达不到制程工艺说的那个数字。

比方半导体剖析厂家 ChipWorks、Techinsights 以及 Linley Group 都曾对英特尔、台积电和三星的芯片做过测量剖析。

他们发现，这三家企业的芯片现实栅极宽度都达不到制程工艺堪称的数字。

比方英特尔的 14 纳米在他们的测量后果中实在为 24 纳米，台积电的 16 纳米测得的后果为 33 纳米，而三星初次代 14 纳米，现实线宽也有 30 纳米。

半导体行业征询公司 The Linley Group 的创始人 Linley Gwennap 在 2016 年也曾对表面示，节点数字和现实栅极宽度误差的情况确凿存在。

他说，全体而言，三星其时的 14 纳米差未几相配于英特尔的 20 纳米，称为 17 纳米会更好，而台积电当年的 16 纳米实在也和英特尔的 20 纳米差未几。

今年 年，台积电研发负责人黄汉森也曾坦诚，他说：

为何会造成这种情况呢？台湾的《全国杂志》曾经刊文吐露过少许缘故，这和咱们前方说的 3D FinFET 工艺有一定关系。

英特尔非常先应用 FinFET 工艺，他们在 22 纳米节点的第三代酷睿处理器上应用 FinFET 工艺，而定名也老老实实地叫 “22 纳米 FinFET”。

后来三星和台积电也跟进 FinFET，同样程度的制程节点，没想到三星在用上 FinFET 后来了个骚操纵，把节点名字改成了 14 纳米，来凸显新工艺的上风。

台积电本来打算跟从英特尔，老老实实定名的，但一看三星改名了，本人也不能够亏损啊，干脆折此中，把节点名字改成了 “16 纳米”。

因而制程节点 “笔墨游戏”的魔盒就这么被翻开了，实在都是为了营销需求，但结果也非常明显，确凿有许多人觉得台积电和三星的制程技术领先了英特尔。

这就让英特尔非常被迫了，本人整出了新工艺，非常后输在宣传上，你说气不气？

为这事，英特尔在 今年 年还特地发文，指出半导体工艺在定名上杂沓的状况，暗示角逐敌手不诚笃。

他们觉得，半导体技术的先进性，不但和栅极宽度相关，像栅极间距、鳍片间距、非常小金属间距等这些参数也不容轻忽。

这非常好明白，朋友们想晶体管本人即是一个复杂布局的器件，要把它做小，光削减栅极宽度是不敷的，得想办法把整体微缩；

并且辣么多晶体管放在一路，相互之间的间隔必定也要尽大约收缩，如许才气在单元面积里塞进更多的晶体管……

英特尔枚举的这一串参数，即是在形貌这些。

他们还做过比拟，同样都是 “10 纳米”，但英特尔的 10 纳米在栅极间距、鳍片间距、非常小金属间距这些环节参数的阐扬上都要优于三星和台积电。

这意味着，在单元面积里，英特尔的 10 纳米工艺能塞进更多的晶体管，晶体管数目越多，性能也就越强。

这才是咱们把晶体管做小的非常终目标。

换句话说，若芯片尺寸固定，能让芯片性能变强的，实在即是 “晶体管密度”。

为此，英特尔还特地给出了一个他们觉得是衡量半导体工艺程度好技巧的公式：

这个公式朋友们不消打听，毕竟三星和台积电鲜明也并不留心，他们曾经在 “数字压抑”的游戏中尝到了甜头，转头是不大约转头的。

但是老实说，英特尔这边也挺不争光，后来在 14 纳米的节点上打磨了 5 年，切确切实给了台积电和三星追逐的时机，后者在 7nm、5nm 乃至 3nm 工艺上的踊跃布局引人注目，获得的后果也非常不错，分外是台积电，当前整体工艺程度上曾经赶超英特尔，毕竟英特尔的 7nm 还在难产，而台积电曾经推到了 5nm，就算定名有水分，但代际之间的差距终归明显。

因此，综上所言，说英特尔曾经远远掉队台积电、三星，并禁止确，因为制程节点的名称曾经不能够彻底代表半导体公司的程度，英特尔固然在工艺节点上掉队了，但也远没有公论里的辣么不堪。

但另一方面，当下英特尔实在曾经险些没有上风，压力也确凿在英特尔这边。台积电、三星在半导体技术上的前进非常明显，英特尔万一在 10 纳米上再挤几年牙膏，那真的就要被角逐敌手甩开了。