AMD 其次代 3D 缓存处理器细节互鉴：Chiplet 基于 7nm 打造，带宽高达 2.5 TB / s
3 月 5 日音讯，得益于推翻性的 3D 芯片堆叠手艺，AMD Ryzen 9 7950X3D 已成为今朝犀利的游戏处置器之一，但奇异的是，该公司正在公布 Ryzen 7000X3D 时出有提就任何干于其新的第两代 3D V-Cache 细节。
AMD 正在近来的一次手艺集会上背中媒互鉴了一些细节。据引见，那颗 Chiplet芯片仍接纳 7nm 工艺，但峰值带宽进步到了2.5 TB / s，而初代 3D V-Cache 峰值带宽为 2TB /s。
别的，我们借拿到了 AMD Ryzen 7000 处置器的新型 6nm I / O 芯片的新图片战参数。
总的来讲，AMD 第两代 3D V-Cache 手艺比先进代手艺再次背前迈出了一年夜步。
起首，AMD 的 3D V-Cache 手艺将一颗额定的 L3 SRAM 芯片间接堆叠正在计较芯片 (CCD) 芯片的中间，从而将其取温度较下的中心断绝开去。那颗芯片为它带去了 96MB 3D 缓存，从而进步了对提早敏感类使用顺序的功能表示，比方游戏。
AMD 正在2023 年国际固态电路集会 (ISSCC) 上展现了一些闭于第两代 3D V-Cache完成的新手艺，并便 Zen 4 架构停止了演示。
AMD 上一代 3D V-Cache 将 L3 SRAM 芯片堆叠正在 7nm Zen 3 CCD 上，而新一代的 L3 SRAM 芯片仍然对峙接纳了 7nm 工艺，但它需求堆叠正在更小的 5nm Zen 4 CCD 上。那便形成了尺寸没有婚配，因而需求停止一些修正，终于年夜幅进步了其晶体管稀度。
第两代芯片
先进代芯片
5nm Zen 4 CCD
7nm Zen 3 CCD
36mm
41mm
66.3mm
80.7mm
晶体管数
约 47 亿
47 亿
65.7 亿
41.5 亿
晶体管稀度
约 1.306 亿
约 1.146 亿
约 9900 万
约 5140 万
取之前一样，那颗额定的 L3 SRAM 缓存带去了 4 个 clock 的时钟旌旗灯号延滞，但 L3 芯片战根本芯片之间的带宽添加到 2.5 TB / s，比之前的 2 TB / s 进步了 25%。
那颗 L3 SRAM 芯片经过两品种型的 TSV 硅通孔衔接到根底模芯片局部。此中 Power TSV 担任传输能量，Signal TSV 担任传输数据。
正在先进代L3 SRAM 芯片设想中，两品种型的 TSV 皆位于根底芯片的 L3 地区，但是跟着 5nm 工艺的改良，根底芯片上的 L3 缓存局部的里积如今有所增加。因而，即便 7nm 的 L3 SRAM 芯所有积更小，它如今也取 L2 缓存 (前一代只堆叠了 L3 缓存局部) 发作堆叠，以是 AMD 不能不改动根本芯片战 L3 SRAM 芯片中的 TSV 衔接设想。
跟着根底芯片上 5nm L3 下速缓存局部晶体管稀度添加，AMD 不能不将 Power TSV 从 L3 扩大到 L2 地区。
关于根底芯片，AMD 正在 L3 缓存、数据途径战掌握逻辑上完成了 0.68 倍的无效里积缩放（取旧的 7nm 芯片比拟），因而 L3 缓存中 TSV 物理空间更小。
Signal TSV 仍然保存正在根底芯片上的 L3 缓存地区内，但 AMD 经过使用从先进代设想中教到的常识和 DTCO 改良，将 L3 缓存中的 TSV 地区减少了 50%，以增加新接心设想中的额定电路。中文国际提示，AMD 的 3D 芯片堆叠手艺基于台积电的 SoIC 手艺，而台积电的 SoIC 是无凸面的设想，那意味着两个芯片之间的衔接没有会运用微凸块或焊料。AMD 暗示，它运用了相反的根本键开 / 粘开工艺，并停止了继续的工艺战 DTCO 改良，但极小 TSV 间距并已改动。
别的，L3 SRAM 小芯片也取 CPU 内核坚持正在统一功率地区，因而没法自力调解。也正由于电压不克不及超越~1.15V，以是装备缓存的小芯片的频次也没有会太下。
6nm I / O 芯片-Ryzen 7000
12nm I / O 芯片- Ryzen 5000
6nm I / O 芯片 EPYC
117.8mm
125mm
386.88mm
晶体管数
33.7 亿
20.9 亿
110 亿
晶体管稀度
~2860 万
~1670 万
~2980 万