开源欧拉 openEuler 成功适配 SG2042 服务器板卡加速软件包构建

4 月 11 日音讯，据 openEuler 公布，RISC-V SIG 远期获得主要效果，胜利正在算能 SG2042 (EVB) 效劳器板卡上胜利适配 openEuler 操纵零碎。

RISC-V SIG 颁布发表胜利将 openEuler 操纵零碎适配至 SG2042 (EVB) 效劳器板卡。SG2042 硬件特征包罗 120W 功耗、64 个 RISC-V 内核、2GHz 主频、年夜容量 Cache、PCIe Gen4 接心战 DDR4 内存等。 基于 openEuler 22.03 LTS 版本战动态的 23.03 立异版本，辨别制造了 SG2042 板卡的体验镜像，散成 openEuler 的根底功用，接纳动态的厂商固件战内核分收。颠末测试，根底零碎、有线收集、USB 接心、PCIE 等组件已可流利运用，HDMI 可一般显现。做为效劳器板卡，RISC-V SIG 正主动探究其合用于差别场景的云本死使用，估计没有暂后，SG2042 将做为先止效劳器板卡，普遍使用于效劳器范畴。

中文国际附上算能 SG2042 RISC-V 镜像下载地点：。

RISC-V SIG 方案将 SG2042 效劳器板卡取 OBS（Open Build Service）相分离，充沛应用其功能劣势，放慢 RISC-V 硬件包的构建历程，为硬硬件死态系统的完好奠基根底。今朝，OERV OBS（Open Build Service）构建 openEuler Packages 的次要办法是 qemu user 战 qemu system 的混淆方法，那也是年夜局部 RISC-V 刊行版接纳的构建战略。相较于 system 形式，user 形式的功能遍及要超出跨越 5 倍以上，而 SG2042 的当地构建方法相较于 qemu user 形式又具有明显的速率劣势。RISC-V SIG 将 SG2042 效劳器板卡接进 OERV OBS 停止构建测试，正在小型硬件包构建圆里，如 coreutils，SG2042 可完成 6 倍以上的减速，仅需 300 多秒完成一次构建，速率可媲好本死 AArch64 战 x86_64 架构。关于年夜型硬件包的构建，减速结果更加明显。比方，罕见的 glibc 战 LLVM 凡是正在一般的 qemu user 情况中需求 1 至 2 天赋能完成构建，而 SG2042 可将此进程延长至 2 小时之内。关于像 LibreOffice 如许的年夜型使用，SG2042 可将本来正在 qemu user 情况中需消耗 3 天阁下的构建工夫延长至 3 小时阁下，年夜幅增加构建时少。

详细数据比照可参考上图，需求阐明的是，所展现的工夫数据 (单元 s) 去自于 OERV OBS 的无比构建后果，立即间越少构建越快。实践运用中，因为效劳器构建包数目的影响，本比照仅做为运用角度的差别参考，并不是严厉掌握变量的功能评测。

以后，基于 SG2042 的 openEuler RISC-V 操纵零碎正在 GPU 适配及云本死使用圆里另有劣化空间，需进一步丰厚 SG2042 做为 PC 效劳器的死态情况，并进步局部硬件包构建战使用的波动性。别的，RISC-V SIG 将应用 RISC-V 背量扩大指令（RVV 0.7）的撑持，运用 RVV 0.7 GCC 构建全部零碎，开掘更多功能潜力。为完成那一目的，RISC-V SIG 将取中科院硬件所 RuyiSDK 团队协作，配合劣化迷信运算硬件使用。