CXL 联盟发布 Compute Express Link 3.0：支持 PCIe 6.0 接口，速率翻倍至 64GT / s

即日，据外媒报道，CXL 同盟已公布其 Compute eXpress Link (CXL) 标准的 3.0 版，以在全部行业的支撑下将数据中间内存体系的带宽翻倍。

CXL 3.0 使用非常新版本的 PCI Express PCIe 6.0，将数据速度翻倍至 64GT / s，与 CXL 2.0 比拟没有增长耽误，并增长了点对点内存互连。考证 IP 已由 Avery Design Systems 推出，而 Synopsys 和 Cadence Design Systems 领有支撑新标准的控制器 IP。这容许将内存组合轻松增长到数据中间服务器，以支撑机器借鉴 (ML) 和人工智能 (AI) 增长的内存需要，以及 CPU、GPU 和专用 AI 加速器芯片的组合。

ARM、英特尔、Marvell、Rambus 和三星电子以及内存生产商 SK hynix 和 Micron 以及测试装备生产商 Teledyne LeCroy 也在支撑该技术。

CXL 作为一种开放性的互联和谈，可以或许让 CPU 与 GPU、FPGA 或其余加速器之间完成高速高效的互联，满足现今高机能异构计较的要求，而且供应更高的带宽及更好的内存一致性。

在 CXL 3.0 标准中，引入了却构功效和经管、改善的内存池、加强的一致性以及对等通讯；数据传输速度翻倍提升至 64 GT / s，且与 CXL 2.0 比拟并无增长耽误；同时向后兼容 CXL 2.0、CXL 1.1 和 CXL 1.0 版标准。

“CXL 3.0 标准的新功效办理了需要更高带宽、可扩大性和安全性的高机能计较使用程序中的数据集中型工作负载。作为 CXL 同盟的积极进献者，Synopsys 曾经让当先的客户可以或许集成合乎标准的 Synopsys CXL 3.0 PHY、控制器、IDE 安全模块和考证 IP，赞助他们尽早首先其优秀的芯片计划，”新思科技办理计划团体营销与计谋超级副总裁 John Koeter 显露。

“当代数据中间需要异谈判可组合的架构来支撑人工智能和机器借鉴等使用程序的计较集中型工作负载 —— 我们将继续开展 CXL 技术以满足行业需要，”CXL 同盟主席 Siamak Tavallaei 说。“由我们特地的技术工作构成员开辟，CXL 3.0 标准将在可组合的剖释底子办法中启用新的使用模子。”