苹果两个 M1 Max 芯片“拼装”M1 Ultra 的技术秘方，在专利里找到了

编者注：苹果于 3 月 9 日公布其迄今很强自研计算机芯片 M1 Ultra，它将两个 M1 Max 芯片拼在一路，使得芯片各项硬件指标干脆翻倍，这背后的环节技术就是苹果创新定制的封装架构 UltraFusion。千芯科技董事长陈巍通过剖析苹果公司与其芯片代厂家台积电的专利和论文，对这一优秀封装技术举行解读。

2022 年 3 月，苹果又一次震动了芯片界的游戏规则。苹果公布的 M1 Ultra 芯片，是迄今为止该公司很壮大的芯片，却是一个“拼装货”。只管许多计较芯片已接纳 Chiplet（芯粒）技术晋升机能，但“拼装货”M1 Ultra 的机能或是让 PC 界震动了。

M1 Ultra 支撑高达 128GB 的高带宽、低耽误同一内存，支撑 20 个 CPU 焦点、64 个 GPU 焦点和 32 核神经网页引擎，每秒可运转高达 22 万亿次运算，提供的 GPU 机能是苹果 M1 芯片的 8 倍，提供的 GPU 机能比很新的 16 核 PC 台式机还高 90%。

苹果的新 M1 Ultra 芯片“拼装”机能之因此成为可能，要归功于其 UltraFusion 架构。其实，UltraFusion 功效早已内置于以前公布的苹果 M1 Max 芯片中，但直到 3 月的苹果 Peek Performance 举止才被明白提出。

▲ 苹果公司 M1Ultra 的 UltraFusion 架构

M1Ultra 芯片的 UltraFusion 架构应用硅中介层（SiliconInterposer）和微型凸块（Micro-Bump），将芯片持续到超过 10,000 个灯号。

该技术提供 2.5TB / s 的超高处分器间带宽，以及低耽误。这一机能是其余多芯片互连技术带宽的 4 倍多。这个速度带宽也明显当先于英特尔、AMD、Arm、台积电和三星等众多行业巨擘构成的通用芯粒互连同盟（UCIe）目前的机能。

▲ 英特尔等巨擘主推的 UCIe

凭据苹果公司和台积电已刊登的专利和论文，我们从 2.5D / 3D 互连和技术层面剖析 UltraFusion 封装架构。

01. 芯片封装走向 2.5D / 3D 互连

推拿尔定律形貌，芯片上的晶体管数目每 24 个月翻一番。这关于 CPU、GPU、FPGA 和 DSA 仍然适合。

▲ 芯片晶体管数目渐渐增进（Y. H. Chen etal.,2020）

跟着芯片算力呈指数级增进，芯片尺寸渐渐胜过光刻掩模版尺寸，体系级封装（System on Package，SoP），特别是 Chiplet 技术，成为保持摩尔定律，逾越掩模版限制的有用方法。（Y. H. Chen et al., 2020）

图灵奖得主姚期智院士也很正视 Chiplet 技术，在 2020 年指导建立了中国本人的 Chiplet 家当同盟，该同盟与北极雄芯配合为国内计划企业提供 Chiplet 交换同盟的平台和高性价的办理计划。

▲ 高性价比的 Chiplet 计划（北极雄芯 / 中国 Chiplet 家当同盟提供）

通过疾速开展的片间互连技术和封装技术，摩尔定律从独自的晶体管缩放（摩尔定律 1.0）演化为体系级缩放（被业界戏称为摩尔定律 2.0）。

▲ 片间互连技术逐年疾速开展（Y. H. Chen etal.,2020）

封装从 2D（二维）渐渐开展到 2.5D 和 3D。集成电路从扩大面积和立体开展两条路来晋升整体机能。

▲ 封装从 2D（二维）渐渐开展到 2.5D 和 3D（Kuo-Chung Yeeetal., 2020）

02. 从苹果台积电专利论文，剖析 UltraFusion 架构

从 M1 Ultra 公布的 UltraFusion 图示，以及苹果及其代厂家（台积电）的公示专利和论文来看，UltraFusion 应是基于台积电第五代 CoWoS Chiplet 技术的互连架构。

▲ 苹果公司 Chiplet 专利与 M1Ultra（参考专利 US 20220013504A1）

Chip-on-Wafer-on-Substrate with Si interposer（CoWoS-S）是一种基于 TSV 的多芯片集成技术，被宽泛应用于高机能计较（HPC）和人工智能（AI）加快器平台。

跟着 CoWoS 的进步，可生产的中介层（Interposer）面积稳步增加，从一个全掩模版尺寸（大概 830毫米

）到两个掩模版尺寸（大概 1700毫米

）。中介层的面积决意了很大的封装后的芯片的面积。

第 5 代 CoWoS-S（CoWoS-S5）到达了大至三个全光罩尺寸（~2500毫米

）的程度。通过双路光刻拼接技巧，该技术的硅中介层可包容 1200毫米

的多个逻辑芯粒和八个 HBM（高带宽内存）堆栈。芯粒与硅中介层的接纳面对面（Face to Face，互连层与互连层对接）的持续方法。

▲ CoWoS 技术所能承载的总芯片面积渐渐增大（P. K. Huang 2021）

在 UltraFusion 技术中，通过应用裸片缝合（Die Stitching）技术，可将 4 个掩模版拼接来扩大中介层的面积。在这种技巧中，4 个掩模被同时暴光，并在单个芯片中生成四个缝合的“边沿”。

▲ UltraFusion 架构互连技术（单层与多层，参考专利 US 20220013504A1 / US 20210217702A1）

凭据苹果公司的专利表现，在这一技术中，片间互连可以是单层金属，也能够是多层金属。（US 20220013504A1 / US 20210217702A1）

03. 六大技术特别优化

UltraFusion 不单单是简单的物理持续布局。在这一封装架构中，有几项特别优化过的技术。（P. K. Huang 2021）

1）低 RC 互连

在 UltraFusion 中，有新的低 RC（电容 x 电阻 = 传输耽误）金属层，以在毫米互连标准上提供更好的片间灯号完备性。

与多芯片模块（MCM）等其余封装办理计划相比，UltraFusion 的中介层在逻辑芯粒之间或逻辑芯粒和存储器堆栈之间提供密集且短的金属互连。片间完备性更好，且能耗更低，并能以更高的时钟速度运转。这种新的中介层互连计划将走线电阻和通孔电阻低落了 50% 以上。

▲ 跨中介层传输的互连功耗掌握（US 20210217702A1）

2）互连功耗掌握

苹果的专利表现，UltraFusion 应用了可关闭的缓冲器（Buffuer），举行互连缓冲器的功耗掌握，有用低落停息的互连线的能耗。

3）优化 TSV

高纵横比的硅通孔（TSV）是硅中介层技术另一个很环节的片面。UltraFusion / CoWoS-S5 从新计划了 TSV，优化了传输特征，以适合高速 SerDes 传输。

4）集成在中介层的电容（iCAP）

UltraFusion 在中介层集成了深沟槽电容器（iCap），赞助晋升芯片的电源完备性。集成在中介层的电容密度超过 300nF / 毫米

，赞助各芯粒和灯号互连享有更稳定的供电。

5）新的热界面质料

UltraFusion 通过集成在 CoWoS-S5 中的新型非凝胶型热界面质料（TIM），热导率 > 20W / K，笼盖率到达 100%，为各个高算力芯粒提供更好的散热支撑，从而加强整体散热。

▲ 通过 Die-Stitching 进步良率并低落老本（US20220013504A1）

6）通过 Die-Stitching 技术有用晋升封装良率低落老本

UltraFusion 中，仅将 KGD（KnownGoodDie）举行键合，如许以免了古代的 WoW（WaferonWafer）或 CoW（ChiponWafer）中无效的芯粒被封装的疑问，进而晋升封装后的良率，低落了整体的平衡老本。（坏的芯片越少，在固定的流片和研发价格条件下，单芯片平衡老本就越低）

04. 结语：为更强算力芯片提供设想空间

本文中，我们从苹果公司和台积电的专利和论文开拔，对 UltraFusion 技术举行了初步的剖析。

UltraFusion 充裕连结了封装互连技术、半导体例造和电路计划技术，为整合面积更大、机能更高的算力芯片提供了庞大的设想空间，为计较架构的开展提供了很好的助力和参照。